“工程師是最終決策的源泉。通過設(shè)計自動化，讓決策者做出的每一個決定不但高效正確，而且充滿意義和樂趣，這就是我們存在的價值。”Cadence公司總裁兼CEO Michael J. Fister近日在CDNLive China上這樣表示。
作為Cadence公司最重要的全球性技術(shù)會議，每年一度的CDNLive都將廣大電子設(shè)計師和工程師匯聚在一起，共同分享最新的設(shè)計技術(shù)與挑戰(zhàn)，傾聽關(guān)于市場變革與創(chuàng)新的最新理念。本文將力圖從不同角度與讀者共享此次會議的成果。
加速設(shè)計創(chuàng)新
半導體供應商目前正面臨著設(shè)計復雜度所帶來的世界級挑戰(zhàn)。因此，Cadence在年初就勾畫了其擴張到系統(tǒng)級相關(guān)領(lǐng)域的戰(zhàn)略。Fister強調(diào)說：“復雜性驅(qū)動著混合信號設(shè)計、芯片規(guī)劃解決方案，以及更高水平設(shè)計的實現(xiàn)，只有不斷推出生產(chǎn)力最優(yōu)化的解決方案，才能減少客戶在系統(tǒng)規(guī)格與設(shè)計實現(xiàn)之間的反復，提高設(shè)計師在創(chuàng)建和復用系統(tǒng)級芯片IP過程中的效率。”
作為Cadence系統(tǒng)級戰(zhàn)略的首款產(chǎn)品，C-to-Silicon Compiler在此次CDNLive上被隆重推出。Cadence稱，該產(chǎn)品可以自動轉(zhuǎn)化和優(yōu)化從C/C++、SystemC，到可綜合的Verilog RTL(包含斷言)所描述的提取行為，進行實現(xiàn)、驗證和SoC集成，能夠?qū)F(xiàn)有生產(chǎn)力提高10倍。而且具有嵌入式邏輯綜合和支持驗證這兩個比較突出的特點。
下一代SoC技術(shù)的特性
清華大學魏少軍博士在其主題演講中指出，摩爾定律將長期有效，等比例縮小在成本下降方面的作用已開始顯現(xiàn)。而隨著消費類電子成為集成電路的新驅(qū)動力，架構(gòu)創(chuàng)新已經(jīng)刻不容緩，軟件在芯片設(shè)計中的作用日益凸現(xiàn)，培養(yǎng)軟件工程師成為當前最緊迫的工作。“我們可能愿意花錢雇一個銷售的高手，但更愿意花錢雇一個芯片設(shè)計的高手。”魏少軍表示。
因此，EDA工具的發(fā)展對半導體行業(yè)而言是至關(guān)重要的。他強調(diào)說，半導體工藝每前進兩個節(jié)點，就要求有新的EDA工具出現(xiàn)。主流EDA工具目前在很大程度上仍圍繞PR競爭，低功耗設(shè)計在EDA層面也面臨很多挑戰(zhàn)，所以業(yè)界普遍希望出現(xiàn)軟件設(shè)計自動化的集成工具。以低功耗作為突破口，關(guān)注移動通訊和互聯(lián)網(wǎng)的發(fā)展，將是未來設(shè)計發(fā)展的主流。
多項技術(shù)意欲展現(xiàn)實力
數(shù)模混合信號是目前造成芯片流片失敗的主要原因之一，例如遞增的模擬控制信號對功能的影響、通過數(shù)字控制信號對模擬電路微調(diào)，以及數(shù)字和模擬電路接口信號的驗證等等。Cadence公司模擬部門副總裁劉志宏表示，為了應對這些挑戰(zhàn)，Cadence已提出了全面的解決方案，包括模塊級模擬功能。例如Spectre 及“Turbo”技術(shù)、數(shù)模混合功能和性能；全能FastSPICE仿真技術(shù)，覆蓋了UltraSim、全芯片數(shù)模混合功能、以及晶體管級功耗、EM/IR、可靠性分析；數(shù)?；旌线壿嬺炞C環(huán)境，包括Incisive邏輯驗證、支持多設(shè)計語言和驗證方法、命令行數(shù)?；旌蠂勒鞒?。
而Cadence公司高級驗證R&D副總裁Apurva Kalia則介紹了在SoC芯片設(shè)計中，如何通過指標驅(qū)動驗證(Metric Driven Verification)將想象轉(zhuǎn)化為現(xiàn)實。首先，團隊根據(jù)需要創(chuàng)建項目；隨后，驗證引擎開始執(zhí)行，產(chǎn)生的測量指標由指標驅(qū)動的過程自動化解決方案收集，并提供給團隊進行分析；最后，經(jīng)過對排列優(yōu)先權(quán)、資源再分配及其他自動調(diào)試場景執(zhí)行后，項目開發(fā)周期結(jié)束。“設(shè)計和驗證團隊成員并肩工作是非常重要的。”他強調(diào)說。
另據(jù)調(diào)查顯示，運行時間和容量、時效分析及優(yōu)化、低功耗設(shè)計、Multi-code/corner優(yōu)化和時序收斂，以及工程變更指令(ECO)是目前IC設(shè)計中遇到的突出問題。Cadence 公司IC數(shù)字工程副總裁Frank Leu在主題演講中闡述了Encounter平臺的優(yōu)勢。他介紹說，通過提供一個從RTL綜合和測試設(shè)計，到芯片虛擬原型和分割，再到最終時序和制造收斂的完整流程，Cadence幫助工程師提升了在芯片(時序、面積、線路功耗)、精確驗證、注重信號完整性的布線，以及在65/45納米設(shè)計中高成品率方面的能力。
收購Mentor Graphics，利還是弊？
Cadence不久前曾提議以16億美元的價格收購Mentor Graphics，但一些業(yè)內(nèi)人士卻認為這不是什么明智的決定。“Cadence和Mentor這兩個公司在合并后沒有什么新的優(yōu)勢，因為兩者在很多方面有重疊，合并只會導致共同負債增多。”Gary Smith EDA首席分析師Gary Smith指出，“將兩家公司綁在一起的結(jié)果是最后大家都可能完蛋。”
但Cadence卻不贊同上述說法。“做出這樣的收購建議，也是經(jīng)過慎重考慮的，我們認為這樣做是對的，并希望這能給Cadence帶來積極的影響。”Fister在接收本刊記者專訪時這樣表示，“現(xiàn)在這個程序已經(jīng)開始了，我們在等待下一步結(jié)果如何”。
Fister解釋說，客戶在面對來自成本、業(yè)績、效率、市場推廣等諸多方面的壓力情況下，需要設(shè)計公司提供最優(yōu)化的、系統(tǒng)級的解決方案，然而大多數(shù)EDA公司卻只<
